[新聞] IBM發表0.7奈米晶片，靠3D堆疊架構讓電
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IBM發表0.7奈米晶片，靠3D堆疊架構讓電晶體密度翻倍
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2026-06-25
記者署名：
王若樸
原文內容：
IBM發表名為Nanostack的3D電晶體架構，透過垂直堆疊與異質材料整合，將邏輯製程推進
至0.7奈米尺度。IBM宣稱，相較2奈米技術，Nanostack可提升50%效能或降低70%耗電，並
預計5年內導入1奈米以下節點。
半導體產業逐漸逼近製程微縮的物理極限，但IBM今日揭露一項新技術方向，宣布開發出
全球首款0.7奈米晶片技術，還提出名為Nanostack的3D奈米堆疊電晶體架構，要透過立體
堆疊與異質材料整合，繼續提高晶片效能與能效。IBM預估，這項技術最快可在5年內導入
1奈米以下節點製程。
IBM展示0.7奈米技術，電晶體密度接近2奈米兩倍
IBM表示，這款研究中的0.7奈米晶片，可在約指甲大小的面積內整合近1,000億顆電晶體
，密度接近IBM於2021年發表的2奈米研究晶片兩倍。
根據IBM公布的研究數據，在模擬條件下，這項技術可望在相同功耗下提供約50%的性能提
升；若維持相同性能，則可比2奈米技術降低約70%的能耗。
不過，IBM強調，這次發表的重點，並不只是將製程節點推進至0.7奈米，而是一套全新的
電晶體架構。
因為，近年來，先進製程已從FinFET進步到GAA奈米片（Nanosheet）電晶體架構，台積電
、三星及英特爾都將其視為2奈米世代的重要技術基礎。然而，隨著電晶體尺寸越來越接
近原子尺度，持續微縮所帶來的效益正在下降，業界也開始尋找新的架構設計方式。
Nanostack架構：把電晶體從平面排列變成立體堆疊
IBM這次提出的Nanostack架構，正是奈米片技術的進一步延伸。
如果把傳統晶片比喻為平面城市，大多數電晶體都排列在同一層；Nanostack則像是把城
市改建成摩天大樓，透過多層電晶體垂直堆疊，在相同面積內容納更多元件。IBM研究團
隊用3D序列整合技術，將不同層的電晶體以交錯方式堆疊。這種設計除了提高電晶體密度
，也能縮短訊號傳輸距離，進而降低功耗與延遲。
另一項特色是，每個堆疊層可採用不同材料組合。IBM表示，未來設計人員可根據不同用
途，分別優化各層電晶體的性能與能源效率，不必讓所有元件都共用相同設計條件。
為驗證這項架構的可行性，IBM已完成超薄介電層鍵結、雙通道工程以及CMOS反相器等實
驗驗證。研究結果顯示，Nanostack不只是概念設計，而已具備實際運作能力的電晶體架
構。
SRAM面積可縮小40%，瞄準AI運算需求
除了邏輯電路，IBM也在今年VLSI Symposium大會上發表另一項與Nanostack相關的研究成
果。
研究團隊利用交錯通道設計，將SRAM記憶體單元面積縮小約40%。由於SRAM是處理器快取
記憶體的重要組成，面積縮小意味著可在相同晶片空間內放入更多快取容量。
這項能力對AI工作負載尤其重要。
隨著生成式AI、大型語言模型（LLM）與高效能運算系統快速發展，晶片不只需要更多運
算核心，也需要更高頻寬與更大的快取記憶體。IBM認為，Nanostack技術有機會同時提高
運算密度與記憶體效率，滿足未來AI資料中心和雲端基礎設施需求。
高NA EUV將成1奈米以下製程關鍵技術
不過，要將Nanostack推向量產，仍需要下一代微影技術配合。
IBM指出，其中最關鍵的是高數值孔徑極紫外光（High-NA EUV）曝光設備。相較於現行的
EUV設備，高數值孔徑極紫外光有更高解析度，可在晶圓上刻畫更細微的電路結構，是1奈
米以下製程的重要關鍵技術。
IBM目前正與ASML、Lam Research、Tokyo Electron（TEL）及SCREEN Semiconductor
Solutions等多家設備廠商合作，來開發相關製程與設備能力。相關研究則由IBM與位於美
國紐約州奧爾巴尼的半導體研發中心共同完成，該中心未來也會導入高NA EUV設備，作為
下一世代晶片技術研發的重要基地。
此外，IBM最近也揭露Anderon計畫，也就是IBM旗下的獨立公司，專門打造量子晶片的代
工廠。
心得/評論：
3D堆疊已成業界共識，水平微縮時代正式告終，架構創新比製程節點數字更值得關注。
IBM現在盤前+1.84%
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