[新聞] 世界最小電晶體！三星首次實現邏輯半導
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世界最小電晶體！三星首次實現邏輯半導體垂直堆疊
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2026-06-17 09:34
記者署名：
CNMO科技
原文內容：
6月17日，三星電子宣布，其半導體研發中心的研究人員在全球首次實現了閘極間距為42
奈米的3D堆疊電晶體結構。這項研究成果近期被選為在日本京都舉行的2026年VLSI研討會
最佳論文。
這項研究的意義在於將先前應用於儲存半導體的垂直堆疊概念擴展至邏輯半導體。在NAND
快閃記憶體領域，三星電子透過V-NAND技術突破了儲存容量限制；在DRAM領域，透過堆疊
多顆晶片的HBM技術，在人工智慧時代引領核心記憶體市場。
三星電子半導體研發中心權旭賢表示，回顧多位資深研究人員的開發歷程，他們透過垂直
堆疊結構突破了面積限制，NAND快閃記憶體中的V-NAND和DRAM中的HBM是典型代表，這一
發展趨勢已自然延續到邏輯半導體。
現有邏輯半導體透過在平面並排放置電晶體來提高集成度。然而，隨著裝置間距縮小，防
止電幹擾變得困難，小型化面臨極限。業界正關注透過上下堆疊半導體來提升性能的新一
代結構。三星電子半導體研發中心TL鄭永彩解釋，當電晶體間距縮小，絕緣體變薄，低於
一定水平絕緣效果會消失。如果裝置垂直升起，水平限制將消失，這就像密集的單戶住宅
區演變成多層綜合建築一樣。
透過此技術，研究團隊實現了42奈米的閘極間距，低於業界現有的48奈米最小值。此外，
團隊還應用了直接連接上下晶體管的新結構，進一步提高了整合度。權旭賢表示，42奈米
是業界迄今實現的最小電晶體尺寸，他們也是全球首次實現直接連接上下電晶體的結構。
研究人員預計，該技術將有助於增強人工智慧和高效能運算領域的半導體競爭力。三星電
子半導體研發中心首席研究員黃東勳表示，透過應用垂直堆疊結構，可以在相同面積內放
入更多晶體管，這適合實現AI時代客戶對更小面積、更低功耗和更高性能的需求。
基於這項研究，三星電子計畫持續進行實際產品應用的相關後續研究。權旭賢將這項研究
比喻為製作磚塊的階段，未來將像用磚塊建造房屋一樣，持續推進商業化研究。
心得/評論：
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三星首次實現42nm 3D堆疊電晶體，將垂直整合從記憶體延伸至邏輯半導體，有望突破平
面縮放極限，為AI時代高效能晶片開闢新路徑。
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