[新聞] 華為最新麒麟 9050 Pro 晶片照曝光!兩層
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華為最新麒麟 9050 Pro 晶片照曝光!兩層 Die 垂直堆疊,尺寸再縮小
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https://technews.tw/2026/10/03/huaweis-latest-kirin-9050-pro-chip/
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作者 林 妤柔 | 發布日期 2026 年 10 月 03 日 15:37
記者署名:
原文內容:
華為最新麒麟 9050 Pro 晶片近日再傳新進展,外媒 Wccftech 引述社群平台 X 帳號
Kurnal Insights 公布的 Die Shot 指出,這款 SoC 採用兩個尺寸相同的 Die 進行垂
直堆疊,並透過華為「邏輯折疊」(LogicFolding)技術,將運算邏輯與 SRAM、快取記
憶體分散到不同矽層,有望在不完全依賴先進製程微縮的情況下,進一步提高晶片的整體
運算密度。
根據其分享的 Die Shot 照片,可看到一個 Logic Die 與一個 SRAM Die,兩者透過
LogicFolding 技術堆疊。 LogicFolding 將邏輯電路垂直堆疊,即使單一電路的電晶體
密度未提升,也能增加整體運算密度。這種方式可縮短訊號傳輸路徑,並利用細間距的垂
直互連,間距甚至可縮小至微米級,讓不同主動矽層能夠以類似單一整合式晶片的方式運
作。
https://reurl.cc/0kRj6b
從照片資料來看,兩個 Die 尺寸均為 11.13mm × 10.84mm,面積約 120.65mm2 。根據
@teortaxesTex 的說法,麒麟 9050 Pro 占用面積甚至比麒麟 9030S(面積達 122mm2
)更小。
https://reurl.cc/KERAXg
麒麟 9050 Pro 的 Logic Die 採用中芯國際 N+3 製程,SRAM Die 則採用 N+2 製程。由
於該晶片採用兩個 Die 堆疊,其有效平面電晶體密度約為 238 MTr/mm2 ;麒麟 9030 電
晶體密度約為 112 MTr/mm2 ,總電晶體數量則達 158.8 億顆。
由於麒麟 9050 Pro 採用更小的晶片尺寸,單一 Die 良率應該高於麒麟 9030 Pro。不過
,由於華為目前僅將這款晶片用於旗艦手機 Pro Max 與 RS 版本,意味著整體封裝良率
可能仍低。
先前有報導傳出,麒麟 9050 Pro 相當於 7 奈米製程,在相關測試表現已超越蘋果 3 奈
米的 A18 Pro 晶片,且在能效方面甚至有機會超越 Google Tensor G6。
心得/評論:
麒麟 9050 Pro 就像在晶片界蓋違建
製程不夠直接往上疊
但這『違建』效能太猛
連蘋果都被點名
台GG現在恐怕岌岌可危
準備拉警報啦
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